• Zewnętrzna pamięć Cache posiada 16-bajtową organizację (tzn...

Pokaż mi serce nie opętane zwodniczymi marzeniami, a pokażę ci człowieka szczęśliwego.

komórka pamięci, zwana wierszem, zawiera 16 bajtów).
• Procesor 486 przesyła dane do zewnętrznej pamięci Cache 32-bitową szyną danych
"porcjami" po 4 bajty. Potrzeba więc czterech "porcji" do wypełnienia 16-bajtowego wiersz pamięci podręcznej. Proces ten wykonywany jest w tzw cyklu przesłania seryjnego (Burst Cycle). Cykl przesłania seryjnego rozpoczyna się wystawieniem adresu na szynie A31-A4 podczas pierwszego taktu zegarowego (T1). Jeśli w cyklu T2 procesor zainicjuje cykl Burst wyłączeniem sygnału zakończenia dostępu seryjnego BLAST#, a pamięć potwierdzi gotowość do przesłania seryjnego sygnałem BRDY#, to w tym cyklu oraz w trzecim, czwartym i piątym takcie zegarowym

10
przesyłane zostaną czterobajtowe dane. Pamięć Cache sama wylicza kolejne adresy dla taktów od drugiego do piątego. W ten sposób w ciągu pięciu taktów zegara systemowego przesyłanych jest 16 bajtów danych - taka organizacja pozwala wydatnie zwiększyć szybkość transmisji. Cykl Burst trwa do czasu aktywacji przez procesor sygnału BLAST#, oznaczającego koniec przesłania.
• Sygnał HOLD wstrzymuje pracę procesora i wprowadza w stan zawieszenia jego szyny. Procesor potwierdza ten stan sygnałem HLDA. Oczywiście wstrzymanie pracy procesora może być wykonane dopiero po zakończeniu cyklu przesłania.
Natychmiastowe wprowadzenie procesora w stan zawieszenia (już w następnym cyklu zegarowym) może być spełnione za pomocą sygnału BOFF#. Sygnał SM1# przerywa działanie bieżącego programu i uaktywnia moduł SMM zarządzający poborem mocy.
Sygnał SUSP# wprowadza procesor w fazę SUSPEND; wstrzymany zostaje wewnętrzny zegar procesora. Procesor potwierdza wstrzymanie zegara sygnałem SUSPA#.
Procesor Pentium ma 64-bitową szynę danych i 32-bitową szynę adresową. 64-bitową szynę danych CD0-CD63, za pomocą której może przesyłać 8 bajtów danych jednocześnie. 8-bitową szynę parzystości CP0-CP7, po jednym bicie parzystości dla każdego bajtu danych. 32-bitowa szyna adresowa zawiera 29 linii adresowych PA31-PA3 oraz 8 linii (CBE0-CBE7) aktywacji jednego z ośmiu bajtów szyny danych. Sygnały te ustalają które bajty są aktualnie przesyłane szyną danych. Dwa 8-kilobajtowe segmenty wewnętrznej pamięci podręcznej Cache (8kB pamięci podręcznej danych i 8kB pamięci podręcznej kodu programu), pamięć Cache. 32-bajtowe (256 bitowe); Jeśli podczas operacji odczytu poszukiwanych danych nie ma w posiada komórki podręcznej pamięci wewnętrznej, procesor sięga po nie do zewnętrznej pamięci Cache (zwanej w tym przypadku pamięcią drugiego poziomu).
Zastosowanie funkcji seryjnego zapisu i odczytu (Burst Write and Read
Function); Seryjny odczyt polega na jednokrotnym wystawieniu na szynie adresowej (podczas pierwszego cyklu zegarowego), adresu odczytywanego słowa z pamięci RAM, a następnie w czterech kolejnych cyklach zegarowych odczytanie czterech 64-bitowych danych, w ten sposób, w ciągu pięciu cykli zegarowych zostaje skompletowane 256-bitowe słowo danych, ładowane do 256-bitowej komórki pamięci Cache.
Pamięć podręczna Cache może pracować w trybie Write-Back i Write- Trough. Tryb Write-Back (z opóźnionym zapisem) polega na zapisie danych najpierw do pamięci Cache a dopiero później dane przepisywane są do pamięci RAM. Tryb Write-Trough dotyczy jednoczesnego zapisu danych do pamięci Cache i RAM.
Struktura super skalarna i przetwarzanie danych dwu potokowe
Procesor może wykonać dwa rozkazy w ciągu jednego cyklu zegarowego, gdyż posiada dwie oddzielne jednostki arytmetyczno-logiczne (tzw. dwa potoki obliczeniowe) Praca w trybie oszczędnym. Polega na automatycznym przełączeniu w stan niewielkiego poboru mocy w sytuacji braku sygnałów wykorzystania procesora.
Wszystkie procesory Pentium zawierają wewnętrzny koprocesor arytmetyczny.
Częstotliwości zegara: 60, 66, 75, 90, 100, 120, 133, 150, 166, 180, 200
MHz.

11

MMX. W konstrukcji popularnych procesorów na dobre zadomowiły się rozwiązania rodem ze świata maszyn typu RISC. Skomplikowane, czasochłonne rozkazy architektury CISC są tłumaczone na proste i krótkie rozkazy RISC, wykonywane o wiele sprawniej i szybciej. O